تحقيق إغلاق التوقيت وتحسينات محددة للتصميم في تكامل مستوى عالٍ موجه لأجهزة FPGA لا يزال يمثل تحديًا كبيرًا بسبب التفاعل المعقد بين القيود المعمارية، واستخدام الموارد، وغياب الدعم الآلي للتعليمات الخاصة بالمنصة. في هذا العمل، نقترح TimelyHLS، إطارًا مبتكرًا يدمج نماذج اللغة الكبيرة (LLMs) مع التوليد المدعوم بالاسترجاع (RAG) لتوليد كود HLS تلقائيًا وتحسينه تدريجيًا ليتوافق مع متطلبات التوقيت والأداء الخاصة بـ FPGA. يتم توجيه TimelyHLS من خلال قاعدة معرفية معمارية منظمة تحتوي على ميزات خاصة بـ FPGA، وتوجيهات التركيب، وقوالب التعليمات. عند إعطاء نواة، يقوم TimelyHLS بتوليد كود HLS موضح بتعليمات حرجة للتوقيت وتعليمات محددة للتصميم. يتم تقييم RTL المدخلات باستخدام أدوات تجارية، ويتم التحقق من صحة المحاكاة مقابل المخرجات المرجعية عبر منصات اختبار مخصصة. يقوم TimelyHLS دمج سجلات التركيب وتقارير الأداء بشكل تدريجي في محرك LLM لتحسينه في حالة وجود تباينات وظيفية. تظهر النتائج التجريبية عبر 10 هياكل FPGA ومعايير مختلفة أن TimelyHLS يقلل الحاجة إلى التعديل اليدوي بنسبة تصل إلى 70%، بينما يحقق تسريعًا في زمن الانتقال يصل إلى 4 مرات (مثل، 3.85x لمضاعفة المصفوفات، 3.7x للفرز البيتونكي) وتوفير مساحة يصل إلى أكثر من 50% في بعض الحالات (مثل، تقليل 57% في FF في Viterbi). يحقق TimelyHLS بشكل مستمر إغلاق التوقيت والصحة الوظيفية عبر المنصات، مما يبرز فعالية التركيب المدفوع بـ LLM وعيهة المعمارية في أتمتة تصميم FPGA.
قام مشنور وزملاؤه (الأربعاء) بدراسة هذا السؤال.