تقليب البتات في الذاكرة دون الوصول إليها

عزل الذاكرة هو خاصية رئيسية لنظام حوسبة موثوق وآمن - يجب أن لا يكون للوصول إلى عنوان ذاكرة واحد آثار جانبية غير مقصودة على البيانات المخزنة في عناوين أخرى. ومع ذلك، مع تقليل تكنولوجيا عملية DRAM إلى أبعاد أصغر، يصبح من الصعب أكثر منع خلايا DRAM من التفاعل مع بعضها كهربائيًا. في هذا البحث، نكشف عن ضعف شرائح DRAM التجارية تجاه أخطاء الاضطراب. من خلال القراءة من نفس العنوان في DRAM، نوضح أنه من الممكن إفساد البيانات في العناوين القريبة. بشكل أكثر تحديدًا، تنشيط نفس الصف في DRAM يفسد البيانات في الصفوف القريبة. نوضح هذه الظاهرة على أنظمة Intel وAMD باستخدام برنامج ضار يولد العديد من عمليات وصول DRAM. نحن نتسبب في أخطاء في معظم وحدات DRAM (110 من 129) من ثلاثة مصنّعين رئيسيين لـ DRAM. من هذا نستنتج أن العديد من الأنظمة المنتشرة من المحتمل أن تكون معرضة للخطر. نحن نحدد السبب الجذري لأخطاء الاضطراب على أنه التبديل المتكرر لخط الكلمات في صف DRAM، والذي يضغط على تأثيرات اقتران الخلايا التي تسارع تسرب الشحنات من الصفوف القريبة. نقدم دراسة شخصية شاملة لأخطاء الاضطراب وسلوكها باستخدام منصة اختبار تعتمد على FPGA. من بين نتائجنا الرئيسية، نوضح أن (ط) يحتاج الأمر إلى ما لا يزيد عن 139 ألف وصول للتسبب في خطأ و(2) واحد من كل 1.7 ألف خلية معرضة للأخطاء. بعد دراسة طرق مختلفة محتملة لمعالجة المشكلة، نقترح حلاً منخفض التكلفة لمنع الأخطاء.