معمارية وحدة إعادة ترتيب منخفضة التعقيد

في بعض معالجات اليوم الفائقة النطاق (مثل Pentium III)، يتم تنفيذ مستودعات النتائج كفتحات وحدة إعادة الترتيب (ROB). في مثل هذه التصاميم، تعد وحدة إعادة الترتيب بنية معقدة متعددة المنافذ تشغل جزءًا كبيرًا من مساحة الرقاقة وتبدد جزءًا غير تافه من إجمالي طاقة الشريحة، بما يصل إلى 27% وفقًا لبعض التقديرات. بالإضافة إلى ذلك، فإن الوصول إلى مثل هذه الوحدة عادة ما يستغرق أكثر من دورة واحدة، مما يؤثر سلبًا على IPC. نقترح تصميم وحدة إعادة ترتيب منخفضة التعقيد ومنخفضة الطاقة تستفيد من حقيقة أن معظم قيم المعاملات المصدرية تُكتسب من خلال توجيه البيانات إلى طابور الإصدار أو من خلال القراءة المباشرة لقيم السجلات المحسوبة. يستخدم تصميم وحدة إعادة الترتيب لدينا تنظيمًا يلغي تمامًا المنافذ اللازمة لقراءة قيم المعاملات للإصدار التعليمي. يتم التعويض عن أي تدهور في الأداء الناتج عن ذلك من خلال استخدام عدد قليل من دبابيس الاحتفاظ الموجهة ارتباطيًا للاحتفاظ بأحدث مجموعة من القيم المكتوبة في وحدة إعادة الترتيب. تُستخدم محتويات دبابيس الاحتفاظ لتلبية قراءة المعاملات للإصدار التي كان يجب في غير ذلك قراءتها من فتحات وحدة إعادة الترتيب. تم تحقيق توفيرات كبيرة في مساحة وحدة إعادة الترتيب بالإضافة إلى توفير الطاقة يتراوح بين 20% إلى 30% لوحدة إعادة الترتيب باستخدام التقنية المقترحة. في نفس الوقت، فإن حقيقة أن النتائج يمكن الوصول إليها في دورة واحدة من دبابيس الاحتفاظ تؤدي فعليًا إلى تحسين إجمالي في IPC يصل إلى 3% في المتوسط لاختبارات SPEC 2000.