Aprovechamiento de la memoria Scratchpad en una arquitectura jerárquica para multicore

Este documento propone una nueva arquitectura para procesadores de múltiples núcleos, diseñada para computación paralela de alto rendimiento. La arquitectura se basa en la innovadora noción de que los problemas complejos pueden descomponerse en tres sub-problemas relativamente independientes: procesamiento de datos, gestión de datos y comunicación de datos. Presenta una cuadrícula de pequeñas unidades de procesamiento programables, intrínsecamente conectadas a sus tres unidades vecinas, formando un entorno físicamente escalable y fractal. Con flexibilidad, modularidad y escalabilidad como puntos focales, esta arquitectura tiene como objetivo abordar las demandas de procesamiento de señales en tiempo real anticipadas en futuros sistemas de telecomunicaciones y multimedia. Un aspecto notable de la arquitectura propuesta es su apoyo directo a características orientadas a objetos a nivel de hardware. Adoptar un enfoque híbrido con memoria Scratchpad (SPM) combinada con caché en la jerarquía de memoria en chip mejora el rendimiento y la adaptabilidad para aplicaciones multicore sofisticadas. El estudio destaca la gestión de SPM e introduce un marco de gestión de datos dinámico. A diferencia de los métodos tradicionales de asignación de SPM que dependen del conocimiento del compilador o el perfilado, el enfoque propuesto utiliza muestreo aleatorio y teoría de probabilidades para predecir datos de acceso frecuente durante la ejecución. Este patrón de acceso dinámico a la memoria guía la asignación de SPM, asegurando una utilización óptima de las ventajas de SPM en velocidad de acceso y consumo de energía, complementado por soporte de hardware de DataUnit. Este documento presenta un cambio de paradigma en la arquitectura de procesadores multicore, ofreciendo características avanzadas para satisfacer los requisitos en evolución de la computación paralela, lo que la hace adecuada para futuros sistemas de telecomunicaciones y multimedia.