Un bucle de fase de cambio de bomba de fracción-N de bajo ruido y de 0.05–17.8 GHz con dos osciladores controlados por voltaje de núcleo dual sincronizados en paralelo

Este artículo presenta un bucle de fase de bomba de cambio de fracción-N de bajo ruido y ultra-ancho de banda (CPPLL). Al adoptar dos osciladores controlados por voltaje (VCOs) en paralelo y el diseño de núcleo dual sincronizado, se cubre la salida de 8.5–17.8 GHz y el ruido de fase se reduce en aproximadamente 3 dB al reducir la inductancia equivalente total del tanque a la mitad. Mientras tanto, la distribución del reloj está diseñada para obtener una salida de 0.05–8.9 GHz. Al utilizar las técnicas de retemporización y división separada, se resuelve el acoplamiento de frecuencia y la implementación de la distribución del reloj se separa de sus consideraciones de ruido, lo que alivia la complejidad del diseño. Fabricado en un proceso CMOS de 65 nm, el CPPLL propuesto se verifica, y alcanza −109.9-dBc/Hz@1 MHz de ruido de fase y −71.6-dBc de espurias de referencia a la salida de 16 GHz. El jitter integrado es de 144 fs desde 10 kHz hasta 100 MHz.