Demostración experimental de operación robusta a alta temperatura con resistencia de 10^4 ciclos y V Th estable a 125 °C habilitada por captura en la capa interfacial en FEFETs con canal de Si

La degradación de la resistencia en los FETs ferroeléctricos con canal de Si convencionales (FEFETs) está gobernada predominantemente por la generación de trampas dentro de la capa interfacial de SiO₂ (IL), donde los campos eléctricos elevados aceleran la generación de defectos, conduciendo a la compensación de la polarización y al colapso progresivo de la ventana de memoria (MW). En este trabajo, demostramos que usar la captura para adelgazar la capa IL induce un SiOx subestequiométrico, con una capacitancia mayor que mejora drásticamente las características de resistencia del FEFET. Esta ingeniería de la IL resulta en una redistribución del voltaje y un nuevo modo de falla del FEFET impulsado por el FE subyacente en lugar de la IL. Este paradigma de degradación impulsado por FE ofrece tres ventajas críticas: (1) supresión del deterioro de la pendiente subumbral (SS) al minimizar la acumulación de estados en la interfaz, (2) estabilidad de la MW durante ciclos extendidos, evidenciada por estados VTh alto y bajo estables hasta el fallo del FE, y (3) reducción en la latencia de lectura después de escritura debido a la desatracción más rápida de trampas en la capa IL. Además, demostramos una MW robusta a 125 °C con resistencia de 10^4 ciclos y baja SS. Asimismo, cuantificamos la generación de trampas y los campos eléctricos en las capas IL y FE utilizando simulaciones Ginestra™. Estos hallazgos establecen una vía innovadora y eficiente hacia FEFETs con alta resistencia y VTh estable mediante la implementación del control de la degradación ferroeléctrica impulsado por la ingeniería IL.