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El DRAM convencional, que consiste en un transistor y un capacitor (1T1C), requiere procesos periódicos de actualización de datos debido a su tiempo de retención limitado y a la operación de lectura destructiva de datos. Aquí, proponemos y demostramos un novedoso esquema de memoria 3D-DRAM disponible con un solo transistor y un DRAM de un solo transistor ferroeléctrico (FeFET) (2T0C-FeDRAM), que ofrece un tiempo de retención prolongado y una operación de lectura no destructiva. Esta arquitectura utiliza un semiconductor de óxido amorfo (AOS) compatible con el backend de línea (BEOL) que es adecuado para aumentar la densidad de celdas DRAM. Notablemente, las estructuras de los dispositivos de un FeFET a-ITZO/a-IGZO de doble puerta, utilizadas para almacenamiento y lectura de datos, están diseñadas para alcanzar una ventana de memoria (MW) ampliada de 1.5 V y un tiempo de retención prolongado de 104 s. Esto se logra mediante una doble puerta y un canal de heteroestructura a-ITZO/a-IGZO para permitir un control eficiente de la polarización en las capas de óxido de hafnio-zirconio (HZO). Presentamos operaciones exitosas de programación/borrado del FeFET a-ITZO/a-IGZO de doble puerta a través de programación por pulso de paso incremental (ISPP), demostrando estados multinivel con características de retención notables. Lo más importante es que realizamos operaciones de 2T0C-FeDRAM conectando eléctricamente el FeFET a-ITZO/a-IGZO de doble puerta y el FET a-ITZO. Aprovechando el impresionante rendimiento de la tecnología del FeFET a-ITZO/a-IGZO de doble puerta, hemos demostrado efectivamente un tiempo de retención excepcionalmente largo que excede los 2000 s y estados multinivel de 4-bit, posicionándolo como un fuerte competidor entre las soluciones de memoria emergentes en la era de la inteligencia artificial.
Noh et al. (Mon,) estudiaron esta cuestión.