Acelerador de compresión de datos en procesadores IBM POWER9 y z15: Producto industrial

La compresión de datos sin pérdidas es extremadamente deseable en entornos empresariales y en la nube para ahorrar costos de almacenamiento y memoria, y mejorar la utilización de I/O y red. Aunque se reconoce el valor que proporciona la compresión, su aplicación en la práctica a menudo está limitada porque es una operación intensiva en procesador que resulta en un bajo rendimiento y un alto tiempo transcurrido para cargas de trabajo intensivas en compresión. Los sistemas IBM POWER9 e IBM z15 superan las limitaciones de los enfoques existentes al incluir un novedoso acelerador de compresión de datos integrado en el chip. El acelerador reduce los ciclos de procesador, el tráfico de I/O, y la huella de memoria y almacenamiento de muchas aplicaciones prácticamente sin costo de hardware. El acelerador también elimina el costo y los slots de I/O que habrían sido necesarios con adaptadores de compresión basados en FPGA/ASIC. En el chip POWER9, un solo acelerador utiliza menos del 0.5% del área del chip de procesador, pero proporciona un factor de aceleración de 388x sobre el software de compresión zlib ejecutándose en un núcleo de propósito general y proporciona un factor de aceleración de 13x sobre todo el chip de núcleos. En un sistema POWER9, los aceleradores brindan un aumento del 23% de extremo a extremo para la carga de trabajo TPC-DS de Apache Spark en comparación con la línea base de software. El chip z15 duplica la tasa de compresión de POWER9, resultando en factores de aceleración aún más altos sobre el software de compresión que se ejecuta en núcleos de propósito general. En una topología de sistema z15 configurada al máximo, los aceleradores de compresión en chip ofrecen hasta 280 GB/s de tasa de compresión de datos, el más alto de la industria. En general, los aceleradores en chip avanzan significativamente el estado del arte en términos de área, rendimiento, latencia, relación de compresión, reducción de utilización del procesador, eficiencia energética/potencia e integración en la pila del sistema. Este documento describe la arquitectura y los elementos novedosos de los aceleradores de compresión/descompresión POWER9 y z15, con énfasis en los compromisos que hicieron posible la implementación en chip.