Integrar el aprendizaje en el dispositivo en sistemas autónomos requiere marcos de redes neuronales que logren tanto alta eficiencia energética como baja latencia. Si bien las redes neuronales espinosas (SNNs) proporcionan un paradigma prometedor impulsado por eventos, implementar un aprendizaje eficiente en hardware sigue siendo un desafío debido a la sobrecarga computacional de la señalización de errores y los gradientes globales. Este documento presenta un marco de codificación predictiva espinosa (SPC) jerárquico orientado al hardware diseñado para sistemas impulsados por eventos de extremo a extremo. La arquitectura propuesta implementa un mecanismo de codificación implícita de error de predicción mediante conexiones locales laterales y de retroalimentación supervisora, eliminando la necesidad de memoria dedicada para el almacenamiento de errores o comunicación compleja de errores entre capas. Todo el marco está estructurado y parametrizado para su implementación física, utilizando simulaciones alineadas digitalmente y operaciones aritméticas. Evaluamos el sistema en conjuntos de datos neuromórficos utilizando una resolución temporal fija de 1 ms para reflejar las limitaciones de hardware en tiempo real. Los resultados experimentales demuestran que el marco SPC puede identificar efectivamente estímulos de flujos de eventos transitorios, logrando un aprendizaje estable en el dispositivo. Nuestro trabajo proporciona un camino práctico hacia el despliegue de redes espinosas jerárquicas de bajo consumo y escalables en entornos con recursos limitados.
Kim et al. (Thu,) estudiaron esta cuestión.