Análisis de una arquitectura de memoria para búferes de paquetes rápidos

Los conmutadores de paquetes contienen búferes de paquetes para retener paquetes durante los períodos de congestión. La capacidad de un enrutador de alto rendimiento a menudo está dictada por la velocidad de sus búferes de paquetes. Esto es particularmente cierto para un conmutador de memoria compartida donde la memoria necesita operar a N veces la velocidad de línea, donde N es el número de puertos en el sistema. Incluso los conmutadores con colas de entrada deben poder almacenar paquetes a la velocidad a la que llegan. Por lo tanto, a medida que aumentan las velocidades de enlace, los requisitos de ancho de banda de memoria crecen. Con la tecnología DRAM actual y para un enlace OC192c (10 Gb/s), es apenas posible escribir paquetes en (leer paquetes de) la memoria a la velocidad a la que llegan (salen). A medida que aumentan las velocidades de enlace, el problema se volverá más difícil. Hay varias técnicas para construir búferes de paquetes más rápidos, basadas en ideas de arquitectura de computadoras como la intercalación de memoria y la agrupación. Si bien no son directamente aplicables a los conmutadores de paquetes, forman la base de varias técnicas en uso hoy en día. Consideramos una arquitectura de búfer de paquetes particular que consiste en grandes, lentas y de bajo costo, DRAMs acopladas con un "búfer" SRAM pequeño y rápido. Describimos y analizamos un algoritmo de gestión de memoria (ECQF-MMA) para reabastecer la caché y encontramos un límite sobre el tamaño del SRAM.