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यह पत्र बेसिस-3 FPGA बोर्ड पर RISC-V 5-स्टेज पाइपलाइन प्रोसेसर के डिज़ाइन और कार्यान्वयन का वर्णन करता है। RISC-V कोर RV32I निर्देश सेट आर्किटेक्चर पर आधारित है। पाइपलाइनों के पांच चरण हैं, अर्थात्, निर्देश अधिग्रहण, निर्देश डिकोड, निष्पादन, मेमोरी उपयोग और लिखित चरण, जिसमें एक खतरे का नियंत्रण इकाई है जिसमें एक ठहराव नियंत्रक शामिल है। प्रस्तावित RISC-V प्रोसेसर हार्वर्ड स्टोरेज संरचना के साथ डिज़ाइन किया गया है। RISC-V प्रोसेसर को थ्रूपुट और अधिकतम संचालन आवृत्ति बढ़ाने के लिए पाइपलाइन किया गया था। एकल चक्र RISC-V प्रोसेसर के लिए अधिकतम 31.6MHz संचालन आवृत्ति प्राप्त हुई है। पांच-चरण वाला पाइपलाइन RISC-V प्रोसेसर बेसिस-3 बोर्ड पर 50MHz की घड़ी आवृत्ति पर कार्यान्वित किया गया और इसकी सबसे खराब नेट स्लैक (WNS) 8.6ns थी, जो इंगित करती है कि अधिकतम संचालन आवृत्ति 87.86MHz हो सकती है और लगभग 2.78 गुना एकल चक्र प्रोसेसर की अधिकतम आवृत्ति। ऊर्जा खपत भी 244mW से 96mW में सुधार हुआ।
हुसैन एट अल. (शुक्रवार,) ने इस प्रश्न का अध्ययन किया।