ハードウェア検証のための大規模言語モデルの強化：新しいSystemVerilogアサーションデータセット

ハードウェア検証は現代のSoC設計において重要であり、開発時間の約70％を消費します。SystemVerilogアサーションは正しい機能を確保します。しかし、既存の産業プラクティスはアサーション生成のために手動の努力に依存しており、ハードウェアシステムが複雑になるにつれて、これがますます困難になります。最近の研究は、大規模言語モデル（LLMs）がこのプロセスを自動化できることを示しています。しかし、GPT-4oのような独自の最先端モデルは、しばしば不正確なアサーションを生成し、高価なライセンスが必要です。一方、オープンソースの小規模LLMはHDLコードの複雑さを管理するためにファインチューニングが必要です。これらの問題に対処するために、我々はVERTを導入します。これは、LLMを使用してSystemVerilogアサーション生成を強化するために設計されたオープンソースデータセットです。VERTは、学術界と産業界の研究者がオープンソースモデルをファインチューニングできるようにし、大規模な独自のモデルよりも精度と効率の両方で優れた成果を上げつつ、ローカルファインチューニングによるデータのプライバシーを保障し、高価なライセンスを排除します。このデータセットは、オープンソースHDLリポジトリから変数を体系的に拡張することによってキュレーションされ、対応するアサーションとペアの合成コードスニペットを生成します。実験結果は、ファインチューニングされたモデル（例えば、Deepseek Coder 6.7BやLlama 3.1 8B）がGPT-4oを上回っており、OpenTitan、CVA6、OpenPiton、Pulpissimoを含むプラットフォームで、ベースモデルに対して最大96.88％、GPT-4oに対して24.14％の改善を達成していることを示しています。VERTは、https://github.com/AnandMenon12/VERTで入手可能です。