ヴェーディック数学を用いた16ビットMACユニットの効率的設計

乗算と累積（MAC）は、信号処理やその他のアプリケーションで広く使用される主要な操作の一つです。乗算器はデジタル信号プロセッサ（DSP）の基本的なコンポーネントです。そのパラメータ（消費電力、LUTの利用率、遅延など）はDSPの性能を決定します。したがって、消費電力と遅延に優れた乗算器の設計が必要です。本論文では、8ビットのヴェーディック乗算器とキャリーセーブ加算器を使用して16ビットのMACユニットを設計しました。平方根（SQR）キャリー選択加算器（CSLA）を用いた既存の8ビットのヴェーディック乗算器との比較が示されています。また、従来のアレイ乗算器と比較されています。設計全体はVerilog HDLで実装され、合成とシミュレーションはXilinx ISE Design Suite 14.5およびVivado 2018.2を使用して行われました。提案された設計では、面積と遅延の大幅な改善が達成され、消費電力も約9.5%削減されています。