RTLFixer: 大規模言語モデルを用いた自動RTL構文エラー修正

本稿では、RTLFixerという、新たなフレームワークを紹介します。これは、大規模言語モデル（LLMs）を用いてVerilogコードの自動構文エラー修正を可能にします。LLMの有望な能力にもかかわらず、我々の分析では、LLMが生成したVerilogの約55％のエラーが構文に関連しており、コンパイルの失敗を引き起こしています。この問題に対処するために、我々はRetrieval-Augmented Generation（RAG）およびReActプロンプティングを利用した新しいデバッグフレームワークを導入し、LLMがフィードバックを用いてコードの対話的なデバッグを行う自律エージェントとして機能できるようにしています。このフレームワークは構文エラーを解決する優れた能力を示し、VerilogEvalベンチマークから得られた212の誤った実装を含むデバッグデータセットにおいて、約98.5％のコンパイルエラーを成功裏に修正しました。我々の手法は、VerilogEval-MachineおよびVerilogEval-Humanベンチマークにおいて、それぞれ32.3％および10.1％のpass@1成功率の向上をもたらします。ソースコードとベンチマークはhttps://github.com/NVlabs/RTLFixerで入手可能です。