大規模な最終レベルキャッシュ（L3C）の技術比較：低漏洩SRAM、低書き込みエネルギーSTT-RAM、リフレッシュ最適化eDRAM

大規模な最終レベルキャッシュ（L3C）は、プロセッサとメモリの間の性能と消費電力のギャップを埋めるために頻繁に使用されます。従来のプロセッサがSRAMとしてキャッシュを実装する一方で、STT-RAM（MRAM）やeDRAMなどの技術がL3Cの実装に使用されているか、検討されています。これらの技術はそれぞれ固有の弱点を持っています：SRAMは比較的低密度で高い漏洩電流を持ち、STT-RAMは高い書き込み遅延と書き込みエネルギー消費があり、eDRAMはリフレッシュ操作を必要とします。将来のプロセッサはより大きな最終レベルキャッシュを持つことが期待されているため、本論文の目的は、L3Cを実装するためにこれらの技術を使用する際のトレードオフを研究することです。SRAM、STT-RAM、およびeDRAM L3C間で有用な比較を行うために、これらの技術を詳細にモデル化し、それぞれの弱点に対応するために低消費電力技術を適用します。SRAMは低漏洩のために最適化し、STT-RAMは低書き込みエネルギーのために最適化します。さらに、eDRAMのリフレッシュ削減スキームを2つのカテゴリに分類し、不必要なリフレッシュを排除するためのデッドライン予測の有効性を示します。これらの技術をフルシステムシミュレーションを通じて比較すると、提案されたリフレッシュ削減方法がeDRAMをL3Cを実装するための実行可能でエネルギー効率の良い技術にしていることがわかります。