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超低消費電力回路設計の最近の進展は、立方ミリメートルコンピューティングの新しい機会を創出しています。堅牢な低電圧動作により、アクティブモードの電力消費がかなり削減されましたが、スタンバイモードの電力消費は低電圧設計者から比較的注目を受けていません。この研究では、スタンバイ電力を最小限に抑えるためにデバイス、回路、アーキテクチャレベルで設計された「フェニックスプロセッサ」と呼ばれる低電圧プロセッサを紹介します。テストチップは、915 x 915 μm²の面積で、慎重に選択された0.18 μmプロセスで実装されています。測定結果は、フェニックスがスタンバイモードで35.4 pW、アクティブモードで226 nWを消費することを示しています。
ハンソンら(火曜日)は、この問題を研究しました。
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