リソース制約のあるウェアラブルシステムは、信号処理およびAIワークロードを実行する必要があります。この種のアプリケーションには多くのトレードオフを考慮する必要があります。この論文では、リソース制約のあるウェアラブルデバイスにおける埋め込み信号処理用の軽量な畳み込み認識ソフトプロセッサを提案します。このアーキテクチャは、専用アクセラレータと軽量ソフトプロセッサの間の信号処理アプリケーションの中間的な立場を表しています。提案されたアーキテクチャは、2レーンのSIMD整数データパスと分割段階のIEEE-754浮動小数点蓄積パイプラインを統合しています。分割段階の設計により、乗算、加算、オペランド取得の重複が可能になり、算術の利用を改善しながら低リソースコストを維持します。プロセッサはArtix-7ベースのBasys3プラットフォームに実装され、一次元畳み込みワークロードを使用して評価されました。実験結果は、同じ静的電力使用（0.073 W）を維持しながら、MicroBlazeクラスのソフトプロセッサに対して6倍のスピードアップを示し、44％高い動的電力消費を必要とすることを示しています。このアーキテクチャは、DPUオーバーレイなどのアクセラレータベースのソリューションに比べて、FPGAリソースを大幅に少なく使用しています。提案されたアーキテクチャは、決定論的な畳み込み性能を必要とするウェアラブルおよびリソース制約のあるFPGAシステムに対して実用的な代替手段を提供し、ソフトウェア定義の柔軟性と畳み込み加速の両方が要求される埋め込みウェアラブルプラットフォームのためのバランスの取れた設計点を示しています。
Diaz et al. (Mon,)はこの問題を研究しました。