ガープアーキテクチャとCコンパイラ

様々なプロジェクトや製品が、特定のタスクの計算アクセラレーターとして市販のフィールドプログラマブルゲートアレイ（FPGA）を用いて構築されてきました。このようなシステムは、通常、一つまたは複数のFPGAをホストコンピュータにI/Oバスを介して接続します。一部のシステムは、特定のアプリケーション領域に限定されるものの、顕著なスピードアップを示しています。しかし、多くの要因がそのようなシステムの一般的な有用性を制限しています。長い再構成時間は、異なる多くのタスクにわたって時間を分散させるアプリケーションの加速を妨げます。データ転送のための低帯域幅のパスは、そのようなシステムの有用性を、計算とメモリ帯域幅の比が高いタスクに制限します。さらに、標準のFPGAツールは、ほとんどのプログラマーの知識を超えたハードウェア設計の専門知識を必要とします。接続されたFPGAシステムの実現可能性を調査するために、著者は自らのアーキテクチャ「ガープ」を設計し、それを用いてアプリケーションを実行する実験を行いました。また、ガープの設計が広範なアプリケーションにわたって自動的かつ迅速で効果的なコンパイルを可能にするかどうかも調査しています。本稿ではその結果を提示します。