動的に制御されたパワーゲーティングをサポートするFPGAアーキテクチャ

漏れ電力は、90 nm以下の技術ノードを使用して構築されたFPGAにおける総消費電力の重要な要素です。チップの一部を電源オフにできるパワーゲーティングは、漏れ電力を削減するのに効果的であることが示されています。しかし、従来の技術は静的に制御されたパワーゲーティングに焦点を当てています。本論文では、論理クラスタを実行時に選択的に電源オフにできる動的制御のパワーゲーティングを可能にするFPGAの構造の修正を提案します。長いアイドル時間を持つブロックを含むアプリケーションでは、これにより大幅な漏れ電力の節約が期待できます。我々のアーキテクチャは、既存のルーティングファブリックと論理クラスタの未使用入力ピンを利用して、電力制御信号をルーティングします。新しいアーキテクチャをサポートするために、既存のルーティングアルゴリズムを変更する必要はありません。我々はFPGAの基本アーキテクチャパラメータを変化させたり、パワーゲーティング領域のサイズを変えることで、面積と電力のトレードオフを研究します。また、アプリケーションの構造と動作に基づいて特性化されたモデルを用いて、漏れエネルギーの節約も研究します。3X3ロジックタイルのパワーゲーティング領域のサイズについて、1%未満の面積オーバーヘッドを示します。アプリケーションモデルを使用して、異なるアプリケーションパラメータに対して提案されたアーキテクチャを使用することで、最大40%の漏れエネルギー削減が達成可能であることを示します。パワーステートコントローラによる電力損失は含みません。