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이 기사에서는 칩 플로어 플래닝에 대해 집중하여, 칩 면적과 배선을 최소화하기 위해 회로 매크로의 위치와 방향을 동시에 결정하는 것을 목표로 합니다. 계층적 물리적 설계의 최고 수준 추상화로서, 플로어 플래닝은 시스템 수준 설계와 물리적 합성 간의 간극을 메우며, 그 품질은 하류 위치 배치 및 라우팅에 직접적인 영향을 미칩니다. 칩 플로어 플래닝을 해결하기 위해, 우리는 회고 경험 재생 기법을 갖춘 엔드 투 엔드 강화 학습(RL) 방법론을 제안합니다. 망 그래프의 매크로 및 연결 특성을 효과적으로 인코딩하는 엣지 인식 그래프 주의 네트워크(EAGAT)가 개발되었습니다. 또한, 다양한 플로어 플래닝 작업을 출력하기 위해 트랜스포머 및 주의 포인터 메커니즘으로 주로 구성된 계층적 디코더 아키텍처를 만듭니다. RL 에이전트는 자동으로 솔루션 공간에 대한 지식을 추출하므로, 이전에 학습된 정책을 신속하게 새로운 보지 못한 넷리스트 최적화로 전이할 수 있습니다. 실험 결과는 최신 플로어 플래너와 비교할 때, 제안된 엔드 투 엔드 방법론이 공공 GSRC 및 MCNC 벤치마크에서 면적 및 배선을 크게 최적화함을 보여줍니다.
Yang et al. (Fri,)는 이 질문을 연구했습니다.
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