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스핀-오빗 토크 자기 램(Random Access Memory, SOT-MRAM)은 아프리나노초의 쓰기 속도와 높은 신뢰성을 보이며 미래의 고급 캐시를 위한 유망한 후보입니다. 그러나 SOT-MRAM은 구조적 특성과 쓰기 성능 요구사항으로 인해 큰 비트 셀 레이아웃 영역 문제에 직면해 있으므로, 통합된 비트 셀 영역에서 최적의 전반적인 성능을 가진 비트 셀 설계를 탐구할 필요가 있습니다. 본 논문에서는 균일한 수율 기준 하에 SOT-MRAM의 면적, 대기 시간 및 에너지를 위한 포괄적인 변화 인식 평가 접근법을 제안합니다. 이를 바탕으로 고밀도 방식 및 다수의 핑거 구성으로 이루어진 주류 SOT-MRAM 비트 셀 설계를 평가하며, 뛰어난 쓰기 성능을 가진 비트 셀 설계와 그 최적의 면적 범위를 구분합니다. 또한, 트랜지스터 변화에 대한 높은 강건성을 가진 소스 라인 읽기(SLR) 모드를 제안하여 읽기 성능을 개선하며, 읽기 대기 시간 및 쓰기 에너지를 추가로 줄이기 위해 이중 SL(DSL) 방식을 제안합니다. DSL 방식을 통해 2-워드 라인(WL)형 비트 셀의 읽기 대기 시간과 쓰기 에너지를 각각 최대 36.5%, 12.6%까지 줄일 수 있습니다. 또한, DSL 방식은 1WL형 비트 셀의 쉬unt 전류 문제를 해결하고 읽기 대기 시간 및 쓰기 에너지를 각각 최대 43.6%, 17.4%까지 줄일 수 있습니다.
Wang et al. (Thu,)는 이 문제를 연구했습니다.