높은 성능과 낮은 전력 소모를 위한 CMOS 스케일링 - 향후 10년

마이크로프로세서와 같은 논리 응용을 위한 CMOS 기술 스케일링에 대한 가이드라인이 제시되며, DRAM에 의해 유도된 노광장비 및 기초 공정 개발이 과거와 같은 3년 주기를 지속한다고 가정하고 향후 10년을 다룹니다. 이 논문은 전원 공급 전압 선택 최적화의 중요성을 강조합니다. 최고 속도를 위해 최적화된 두 가지 CMOS 소자 및 전압 스케일링 시나리오가 설명됩니다. 하나는 최대 속도를 위해 최적화된 것이고, 다른 하나는 전력 소모를 더 낮추기 위해 속도 개선과 트레이드오프를 고려한 것입니다. 저전력 시나리오는 원래의 일정 전기장 스케일링 이론과 매우 가깝다는 것이 밝혀졌습니다. 2.5V에서 0.25μm 채널 길이의 CMOS 기술부터 1V에서 0.1μm 이하로 내려가는 기술까지 제시되며, 두 시나리오의 전력 밀도가 비교됩니다. 임계 전압의 스케일링과 전원 공급 전압의 스케일링은 유효 전력에 비해 대기 전력이 상당히 증가하게 되고, 성능의 일부 트레이드오프 및/또는 설계 방법의 변화가 필요합니다. 핵심 기술 요소와 그 스케일링에 대한 영향을 논의합니다. 벌크 CMOS를 0.1μm 이하로 스케일링함으로써 기대되는 속도 개선은 약 7배이며, 전력 지연 곱(mW/MIPS)에서 두 개의 크기 개선이 기대됩니다. 그러나 높은 속도 시나리오에서는 전력 밀도가 4배 증가합니다. 또한, scaled CMOS에 대한 실리콘-온-절연체(SOI) 접근의 상태도 검토되며, 동일한 속도에서 벌크 경우에 비해 약 3배의 전력 절약이 가능성을 보여줍니다.