3차원 집적 회로(3D ICs)를 위한 스캔 체인 설계

스캔 체인은 IC 설계의 테스트 용이성을 개선하기 위해 널리 사용됩니다. 전통적인 2D IC 설계에서는 DFT(테스트 용 설계)를 용이하게 하기 위한 다양한 스캔 체인 구축 기술이 제안되었습니다. 최근 3차원(3D) 기술이 기술 축소를 지속하기 위한 유망한 솔루션으로 제안되었습니다. 본 논문에서는 3D IC를 위한 스캔 체인 구축을 연구하고, 3D 기술이 스캔 체인 순서에 미치는 영향을 조사합니다. 세 가지 서로 다른 3D 스캔 체인 설계 접근법(즉, VIA3D, MAP3D, OPT3D)을 제안하고 비교하며, ISCAS89 벤치마크 회로에 대한 실험 결과를 제공합니다. 각 접근법의 장점과 단점에 대해 논의합니다. 결과는 MAP3D와 VIA3D 접근법 모두 2D 스캔 체인 알고리즘의 변경이 필요하지 않지만, OPT3D가 스캔 체인 설계에 대한 최상의 배선 길이 감소를 달성할 수 있음을 보여줍니다. OPT3D로부터 얻은 여섯 개 ISCAS89 벤치마크의 평균 스캔 체인 배선 길이는 2D 스캔 체인 설계에 비해 46.0% 감소했습니다. 우리가 아는 한, 이것은 3D 집적 회로를 위한 스캔 체인 설계에 대한 첫 번째 연구입니다.