180 nm 기술로 설계된 위상 고정 루프

제시된 논문은 통신 시스템 및 VLSI 응용 프로그램에서 주파수 합성과 변조-복조에 사용되는 위상 고정 루프(PLL)의 설계를 소개합니다. CMOS PLL은 1.8 V의 공급 전압으로 Cadence Virtuoso 도구에서 180 nm 제조 기술을 사용하여 설계되었습니다. 성능은 시뮬레이션과 측정을 통해 평가되며, 입력 주파수를 추적하고 고정할 수 있는 능력을 보여줍니다. PLL은 2.4 GHz 주파수를 생성하기 위해 구현된 주파수 합성기입니다. 크리스탈 발진기로부터 입력 참조 클록은 150 MHz 사각파입니다. 16로 나누는 주파수 분배기에 의해 부정 피드백이 제공되어 나눠진 신호와 참조 신호 간의 위상 및 주파수 동기화를 보장합니다. 설계에는 위상 주파수 감지기, 차지 펌프, 루프 필터, 전류 제한 전압 제어 발진기(CSVCO), 및 주파수 분배기와 같은 필수 구성 요소가 포함되어 있습니다. 이들의 협력작용을 통해 시스템은 입력 주파수의 16배에 해당하는 출력 주파수를 생성합니다. 3단계 CSVCO의 중앙 주파수는 900 mV 입력 전압에서 3.208 GHz입니다. 0.4 V에서 1.8 V 범위의 입력 전압으로, VCO는 1.066 GHz에서 3.731 GHz까지의 조정 범위를 제공합니다. PLL은 70.4 MHz에서 173 MHz까지의 잠금 범위를 나타내며, 출력 주파수 범위는 1.12 GHz에서 2.78 GHz입니다. 260.03 ns의 잠금 시간을 달성하고, 2.4 GHz에서 최대 5.15 mW의 전력을 소모합니다.