Avaliação das Compensações de Design nas Implementações FPGA do Cifra SIMON 64/128

Resumo A rápida evolução dos dispositivos da Internet das Coisas (IoT) com recursos limitados exige soluções criptográficas leves que equilibrem segurança robusta com mínimas demandas de hardware. Este artigo apresenta um estudo abrangente de benchmark das implementações baseadas em FPGA do cifra de bloco SIMON 64/128, um algoritmo leve projetado pela NSA para uma realização de hardware eficiente. Três estratégias arquitetônicas são avaliadas em um FPGA Artix-7: um design iterativo com um cronograma de chave pré-computado (Iter-PreK), um design iterativo com um cronograma de chave em tempo real (Iter-OTFK) e um design parcialmente desenrolado (Unrollx2) processando duas rodadas por ciclo de clock. Resultados experimentais revelam distintas compensações na utilização de recursos, latência, throughput e consumo de energia. O design Iter-OTFK reduz a latência para criptografia de bloco único ao sobrepor as rodadas de criptografia com o agendamento da chave, enquanto o design Iter-PreK alcança frequências operacionais mais altas. Para fluxos de dados contínuos, onde a sobrecarga de agendamento de chave é minimizada, a arquitetura Iter-PreK entrega um throughput de 918.4\,Mbps, e a arquitetura Unrollx2 alcança um pico de throughput de 1421.3\,Mbps. Comparado a estudos anteriores, este trabalho fornece uma nova análise holística do SIMON 64/128 em FPGAs modernos, oferecendo diretrizes de design para otimizar criptografia leve em aplicações de IoT, como redes de sensores seguros e dispositivos vestíveis.