Colocação de Link Vertical Consciente de Congestionamento e Mapeamento de Aplicações em Arquiteturas de Rede em Chip 3-D

A tecnologia de Rede em Chip 3-D (NoC) emergiu como uma solução atraente em designs modernos de Sistema em Chip (SoC). Esta tecnologia NoC aborda efetivamente a crescente necessidade de comunicação em chip de alto desempenho e eficiente em termos de energia em várias aplicações, incluindo computação de alto desempenho (HPC), unidades de processamento gráfico (GPUs) e SoCs multiprocessados (MPSoCs). No entanto, o mapeamento eficiente de aplicações para Redes em Chip 3-D (3-D NoC) continua sendo um desafio complexo, necessitando do desenvolvimento de algoritmos aprimorados para resolver a questão. Nesse contexto, apresentamos um novo modelo de mapeamento neural com uma abordagem de aprendizado por reforço (RL) (NeurMap3D) para projetar circuitos integrados baseados em NoC 3-D específicos para aplicações. Além disso, propomos a abordagem de colocação consciente de congestionamento por meio de vias através do silício (TSVs) e mapeamento de aplicações (NCTPAM), que não apenas aborda o mapeamento de aplicações, mas também incorpora a colocação de TSVs e balanceamento de carga entre os TSVs para a aplicação específica. A fim de reduzir o tempo de execução da CPU do algoritmo NCTPAM, propomos a incorporação de um mecanismo de atualização parcial de parâmetros do modelo (θ). Resultados experimentais indicam melhora no desempenho em termos de minimização de custo de comunicação, balanceamento de carga entre TSVs e consumo de energia, destacando o potencial de nossa abordagem para aumentar a eficiência dessas arquiteturas de rede sintetizadas.