Um PLL CMOS de 320 MHz, 1,5 mW a 1,35 V para geração de clock de microprocessador

Este artigo relata o projeto de um loop de fase bloqueada (PLL) para geração de clock em chip para um microprocessador de alto desempenho (/spl mu/P). O consumo de energia do /spl mu/P foi reduzido ao diminuir a tensão de alimentação. Todo o sistema foi implementado usando um processo CMOS de 0,35/spl mu/m que apresenta tensões de limiar baixas para dispositivos MOS a fim de manter o desempenho de velocidade. O /spl mu/P pode ser configurado em modo ocioso para reduzir ainda mais o consumo geral de energia. Para permitir uma recuperação rápida do modo ocioso do /spl mu/P, o PLL opera continuamente durante esse modo. Portanto, o consumo de energia do PLL deve ser minimizado. Para obter o melhor desempenho do /spl mu/P, o jitter de saída do PLL deve ser o mais baixo possível. O ruído de comutação de energia gerado pelo /spl mu/P em funcionamento afeta diretamente o jitter de saída do PLL em chip. Em resumo, o desafio foi projetar um PLL que combina jitter limitado, baixa tensão de alimentação e baixo consumo de energia.