Eine Designstrategie zur Analyse der Signalintgerität im DDR3-Bus hochgeschwindigkeits-fähiger eingebetteter Systeme

Ein komplexes modernes eingebettetes System, das eine Multi-Core-Zentraleinheit (CPU) verwendet, um ein kompaktes integriertes Design auf einer einzigen Leiterplatte (PCB) zu erreichen. Eine der größten Herausforderungen beim Design ist es, die Signalintgerität für den hochgeschwindigkeitsfähigen Double Data Rate 3 Synchronen Dynamischen Ramspeicher (DDR3)-Bus zu gewährleisten. Eine typische Strategie zur Lösung dieser Herausforderung ist die Simulation am Computer, jedoch ist dies nicht immer eine effektive Lösung, da eine Lücke zwischen der Simulationssoftware und der praktischen PCB besteht. Diese Lücke steht im Zusammenhang mit lokalen Änderungen der Kupferdichte innerhalb der PCB sowie mit der Charakterisierung heterogener Materialien in der PCB, die zu Unterschieden in der realen PCB führen können. Ziel der Forschung ist es, eine Analysemethodik zu präsentieren, um DDR-Speicherinterfaces in hochgeschwindigkeitsfähigen eingebetteten Systemen zu entwerfen, die sich auf die Signalintgerität und den Einfluss der Kupferdichte auf die Impedanzen der PCB-Leiterbahnen beziehen, um diese Herausforderungen zu überwinden. Darüber hinaus wird die präsentierte Designmethodik auch auf die nächste Generation von DDR sowie auf andere CPU-Designs angewendet.