Ein 32,2 TOPS/W SRAM Compute-in-Memory-Makro unter Verwendung einer linearen 8-Bit C-2C-Leiter für die Ladebereichsrechnung in 22nm für Edge-Inference

In diesem Papier wird ein auf SRAM basierendes analoges Compute-in-Memory (CiM) Makro im 22 nm CMOS-Prozess vorgestellt. Durch die Einführung eines auf einer C-2C-Kondensatorleiter basierenden Ladungsbereichsrechenverfahrens zeigt der CiM-Prototypenchip 2k Multiply-Accumulate (MAC) Operationen in einem Taktzyklus und erreicht eine Spitzenenergieeffizienz von 32,2 TOPS/W und eine Spitzenflächeneffizienz von 4,0 TOPS/mm² mit 8-Bit-Präzision sowohl bei der Eingangsaktivierung als auch beim Gewicht. Eine Vielzahl von analogen Beeinträchtigungsfaktoren wurde während der Implementierung des Testchips analysiert, um eine ausreichend hohe Multibitlinearität sicherzustellen.