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Convolutional Neural Networks (CNNs) revolutionieren das maschinelle Lernen, stellen jedoch erhebliche rechnerische Herausforderungen dar. Kürzlich wurden viele FPGA-basierte Beschleuniger vorgeschlagen, um die Leistung und Effizienz von CNNs zu verbessern. Aktuelle Ansätze bauen einen einzelnen Prozessor auf, der die CNN-Schichten nacheinander berechnet; der Prozessor ist optimiert, um den Durchsatz zu maximieren, mit dem die Sammlung von Schichten berechnet wird. Dieser Ansatz führt jedoch zu ineffizienten Designs, da dieselbe Prozessorstruktur verwendet wird, um CNN-Schichten mit radikal unterschiedlichen Dimensionen zu berechnen.
Shen et al. (Sat,) haben diese Frage untersucht.