Ein 0,18 μm CMOS IA32 Mikroprozessor mit einer 4 GHz Ganzzahl-Executionseinheit

Der Prozessor verfügt über eine Executionseinheit mit hoher Bandbreite und niedriger durchschnittlicher Instruktionslatenz. Die Prozessorpipeline umfasst einen Execution Trace Cache, einen Umbenennungsteil, einen Scheduler, eine Registerdatei und eine Executionseinheit. IA32-Instruktionen werden decodiert, wenn sie aus dem L2-Cache nach einem Fehlschlag im Execution Trace Cache abgerufen werden. Der Execution Trace Cache dient als primärer Instruktionscache und speichert dekodierte Instruktionen, um die lange Verzögerung beim Dekodieren von IA32-Instruktionen aus diesem Pfad zu beseitigen, wodurch die Schleife der Branch-Miss-Vorhersage verringert wird. Instruktionsspuren folgen dem vorhergesagten Ausführungspfad, nicht den sequenziellen Instruktionsadressen. Während diese Pipeline den Hochbandbreitenarbeitsstrom bereitstellt, trägt die Länge dieser Pipeline zur Instruktionslatenz nur bei, wenn es eine Branch-Miss-Vorhersage gibt (ungefähr einmal in 100 Instruktionen).