AR-SMT: ein mikroarchitektonischer Ansatz zur Fehlertoleranz in Mikroprozessoren

Dieses Papier spekuliert, dass Technologie-Trends neue Herausforderungen für die Fehlertoleranz in Mikroprozessoren darstellen. Insbesondere können die stark reduzierten Entwurfstoleranzen, die durch Gigaherz-Taktfrequenzen impliziert werden, häufige und willkürliche transient Fehler verursachen. Wir schlagen vor, dass bestehende fehlertolerante Techniken – systemlevel, gatterniveau oder komponentenspezifische Ansätze – entweder zu kostspielig für die allgemeine Datenverarbeitung, zu invasiv für das Design oder unzureichend sind, um willkürliche logische Fehler abzudecken. Ein Ansatz, bei dem die Mikroarchitektur selbst Fehlertoleranz bereitstellt, ist erforderlich. Wir schlagen einen neuen zeitlichen Redundanz-Fehlertoleranzansatz vor, bei dem ein Programm dupliziert wird und die beiden redundanten Programme simultan auf dem Prozessor ausgeführt werden: Die Technik nutzt mehrere bedeutende mikroarchitektonische Trends, um eine umfassende Abdeckung von transient Fehlern und eine eingeschränkte Abdeckung von permanenten Fehlern zu bieten. Diese Trends sind simultanes Multithreading, Vorhersage des Kontrollflusses und Datenflusses sowie hierarchische Prozessoren – alles mit dem Ziel einer höheren Leistung, die jedoch leicht für die festgelegten Fehlertoleranzziele genutzt werden kann. Der Aufwand zur Erreichung der Fehlertoleranz ist niedrig, sowohl in Bezug auf die Leistung als auch auf Änderungen der bestehenden Mikroarchitektur. Detaillierte Simulationen von fünf der SPEC95-Benchmarks zeigen, dass die Ausführung von zwei redundanten Programmen auf der fehlertoleranten Mikroarchitektur nur 10 % bis 30 % länger dauert als die Ausführung einer einzelnen Version des Programms.