RRAM-DNN: Ein RRAM- und modellkomprimierter DNN-Beschleuniger mit Allen Gewichten Auf-Chip

Dieser Artikel präsentiert einen energieeffizienten, tiefen neuronalen Netzwerk (DNN) Beschleuniger mit nichtflüchtigem, eingebettetem resistivem Zufallszugriffspeicher (RRAM) für mobile Anwendungen des maschinellen Lernens (ML). Dieser DNN-Beschleuniger implementiert Gewichtsschneidung, nichtlineare Quantisierung und Huffman-Codierung, um alle Gewichte auf RRAM zu speichern, was die Verarbeitung großer neuronaler Netzwerkmodelle auf einem einzelnen Chip ohne externen Speicher ermöglicht. Eine vierkernige parallele und programmierbare Architektur passt sich verschiedenen Konfigurationen neuronaler Netzwerke mit hoher Auslastung an. Wir stellen ein benutzerdefiniertes RRAM-Makro mit einem dynamischen Clamping Offset-Cancelling-Sense-Verstärker (DCOCSA) vor, der einen sub-Mikroampere-Eingangsoffset erreicht. Das On-Chip-Dekompressions- und speicherfehlerresistente Schema ermöglicht 16 Millionen (M) 8-Bit (dekomprimierte) Gewichte auf einem einzigen Chip unter Verwendung von 24 Mb RRAM. Das vorgeschlagene RRAM-DNN ist der erste digitale DNN-Beschleuniger, der 24 Mb RRAM als On-Chip-Gewichtspeicher verwendet, um energieaufwendige Off-Chip-Speicherzugriffe zu eliminieren. Das gefertigte Design führt den vollständigen Inferenzprozess des ResNet-18-Modells durch und verbraucht dabei 127,9 mW Leistung in TSMC-22 nm ULL CMOS. Der RRAM-DNN-Beschleuniger erreicht eine Spitzenleistung von 123 GOPs mit 8-Bit-Präzision und zeigt eine gemessene Energieeffizienz von 0,96 TOPs/W.