Sub-20 nm CMOS FinFET-Technologien

Ein vereinfachter Herstellungsprozess für sub-20 nm CMOS Doppelgate FinFETs wird berichtet. Es handelt sich um einen besser herstellbaren Prozess mit weniger Überlappungskapazität im Vergleich zum vorherigen FinFET (1999, 2000). Zwei verschiedene Strukturierungsmethoden - Elektronenstrahllithografie und Spacer-Lithografie - werden entwickelt. Selektives Ge durch LPCVD wird verwendet, um erhobene S/D-Strukturen zu fertigen, die den parasitären Serienwiderstand minimieren und den Ausgangsstrom verbessern.