Un marco de co-simulación UVM-TLM integrado para la verificación funcional y la evaluación del rendimiento de RISC-V

El floreciente ecosistema RISC-V requiere metodologías de verificación eficientes para procesadores complejos. Los enfoques tradicionales a menudo tienen dificultades para evaluar simultáneamente la corrección funcional y el rendimiento, o equilibrar la velocidad de simulación con la precisión del modelado. Este documento presenta un marco de co-simulación integrado que aprovecha la Metodología de Verificación Universal (UVM) y el Modelado a Nivel de Transacción (TLM) para la validación de procesadores RISC-V. Presentamos un modelo UVM-TLM configurable (vmodel) de un núcleo RISC-V superscalar y fuera de orden, que presenta técnicas clave de modelado microarquitectónico, como el control de flujo de tuberías basado en créditos. Este entorno facilita la verificación funcional unificada mediante co-simulación contra el simulador ISA Spike y permite la evaluación del rendimiento en etapas tempranas utilizando benchmarks como CoreMark, orquestados dentro de UVM. La metodología prioriza la integración, la eficiencia de la simulación y una fidelidad aceptable para la exploración arquitectónica sobre la precisión a nivel de ciclo. Los resultados experimentales validan la corrección funcional y un aumento significativo en la velocidad de simulación en comparación con los enfoques RTL, acelerando las iteraciones de diseño y mejorando la cobertura de verificación.