Diseño de un Procesador Embebido de 32 bits de Alto Rendimiento

La creciente demanda de estructuras de computación de alta velocidad y bajo consumo de energía ha hecho que la arquitectura de Conjunto de Instrucciones Reducidas (RISC) sea uno de los procedimientos de diseño de procesadores más deseados. Este documento presenta el diseño e implementación de un procesador RISC de 32 bits utilizando el Lenguaje de Descripción de Hardware Verilog. El procesador propuesto sigue una estructura simple y eficiente con un diseño de práctica uniforme y una trayectoria de datos en tubería para mejorar el rendimiento general. El diseño consiste en componentes clave, incluyendo la memoria de instrucciones, el registro, la unidad de lógica matemática, la unidad de control y la memoria de datos. Se adopta un método de tubería de 5 niveles para aumentar el rendimiento de las instrucciones. La verificación funcional se realiza a través de simulación, y el procesador se sintetiza para la implementación en FPGA. Los resultados muestran que el procesador diseñado logra un rendimiento confiable con una complejidad de hardware reducida, haciéndolo adecuado para aplicaciones embebidas y educativas.