AER de serie de alta velocidad en FPGA

El artículo presenta un enlace de representación de evento de dirección (AER) de alta velocidad con una capacidad de 41.66Mevents/seg. El enlace se ha implementado utilizando una interfaz de señalización diferencial de bajo voltaje (LVDS) en un FPGA comercial. Muchos de los últimos dispositivos reconfigurables (FPGAs, CPLDs, etc.) ofrecen módulos altamente optimizados para este tipo de comunicación. Sin embargo, muchos sistemas de procesamiento AER requieren una implementación ASIC. El artículo propone implementar componentes AER con una interfaz AER de serie como PCBs multi-chip con uno o varios ASICs comunicándose en paralelo con un FPGA que maneja el enlace externo de alta velocidad. Los autores consideran que el esfuerzo de diseño es mucho menor que en una implementación ASIC monolítica comparable.