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Les fournisseurs de DRAM ne divulguent pas l'architecture des amplificateurs de signal déployés dans leurs puces. Malheureusement, cela entrave la recherche académique qui se concentre sur l'étude ou l'amélioration de la DRAM. Sans connaître la topologie du circuit, les dimensions des transistors et la disposition des amplificateurs de signal, les chercheurs sont contraints de se fier à des suppositions, ce qui nuit à la fidélité de leurs études. Nous visons à combler cette lacune entre le monde académique et l'industrie pour la première fois en effectuant une microscopie électronique à balayage (MEB) avec un faisceau d'ions focalisés (FIB) sur des puces DRAM DDR4 et DDR5 récentes des trois principaux fournisseurs. Cela nous a contraints à préparer adéquatement les échantillons, à identifier la zone de détection et à aligner les images des différentes coupes FIB. En utilisant les images acquises, nous effectuons une ingénierie inverse des circuits, mesurons les dimensions des transistors et extrayons les dispositions physiques des amplificateurs de signal - tout cela étant auparavant inaccessible aux chercheurs. Nos résultats montrent que la topologie classique des amplificateurs de signal, communément supposée, a été remplacée par un design plus sophistiqué d'annulation de décalage par deux des trois principaux fournisseurs de DRAM. De plus, les dimensions des transistors des amplificateurs de signal et leurs dispositions physiques révélées sont significativement différentes de ce qui est supposé dans la littérature existante. Étant donné la DRAM de consommation, notre analyse montre que les modèles DRAM publics ont jusqu'à 9 fois d'inexactitude, et les recherches existantes présentent jusqu'à 175 fois d'erreurs lors de l'estimation de l'impact des changements proposés. Pour permettre une recherche DRAM haute fidélité à l'avenir, nous open source nos données, y compris les circuits et dispositions réingénierés.
Marazzi et al. (Sat,) ont étudié cette question.