Calcul quantique tolérant aux pannes avec des surcoûts en temps polylogarithmiques et en espace constant

Résumé Un défi majeur dans le calcul quantique tolérant aux pannes est de réduire à la fois le surcoût en espace, c'est-à-dire le grand nombre de qubits physiques par qubit logique, et le surcoût en temps, c'est-à-dire les longues séquences de portes physiques nécessaires pour mettre en œuvre une porte logique. Ici, nous prouvons qu'un protocole utilisant des codes de parité basse densité quantique (QLDPC) à taux non nul, combinés avec des codes Steane concaténés, atteint un surcoût en espace constant et un surcoût en temps polylogarithmique, même en tenant compte du traitement classique requis. Ce protocole offre une amélioration par rapport aux protocoles existants à surcoût en espace constant. Pour prouver notre résultat, nous développons une technique que nous appelons réduction partielle de circuit, qui permet une analyse des erreurs pour l'ensemble du circuit tolérant aux pannes en examinant des parties plus petites composées de quelques gadgets. Avec cette approche, nous résolvons une lacune logique dans les arguments existants pour le théorème de seuil pour le protocole à surcoût en espace constant avec des codes QLDPC et complétons sa preuve. Notre travail établit que l'approche basée sur les codes QLDPC peut réaliser le calcul quantique tolérant aux pannes avec une réduction négligeable de la vitesse et un surcoût borné de qubits physiques.