Une procédure heuristique pour le partitionnement et le mapping des graphes logiques informatiques

Une procédure heuristique pour le partitionnement ou le mapping d'un ensemble de blocs interconnectés en sous-ensembles appelés modules est présentée. Chaque module peut être contraint en termes de nombre de blocs et/ou de nombre de connexions intermodules qu'il peut accueillir. La procédure permet de mapper des blocs donnés à plus d'un module afin de réduire le nombre de modules requis si une telle réduction est souhaitable. Les résultats obtenus par l'application de la procédure, au moyen d'un programme informatique, au partitionnement et au mapping de portes logiques informatiques en puces et cartes sont présentés.