Conception d'un circuit compilateur SRAM à double rail adaptatif de 0,6 V et 45 nm pour un VDDₘin inférieur dans les VLSIs

Un design de SRAM à double rail de 0,6 V et 45 nm utilisant un régulateur de tension adaptatif ciblant une application de compilateur SRAM est proposé pour la première fois. Le travail proposé décrit un mécanisme adaptatif pour générer un cell-Vdd (CVDD), qui suit un certain décalage de tension par rapport à la logique-Vdd (VDD), et fournit un moyen de réduire le VDD jusqu'à 0,6 V. Pour relaxer les contraintes de chute IR des routages d'alimentation CVDD dans le flux P&R, le déplacement de l'alimentation pré-charge de la ligne de morsure (BL) de CVDD à VDD est adopté dans ce travail. Cela évite également la congestion du maillage d'alimentation VDD et CVDD. Une puce de test de 45 nm a démontré que ces concepts peuvent réussir à abaisser le VDDₘin à 0,6 V, soit > 250 mV de moins que les SRAM à rail unique conventionnels.