Empilement de plaquettes en trois dimensions via le soudage Cu-Cu intégré avec la technologie CMOS Si/low-k de 65 nm

Les auteurs rapportent la première démonstration de l'intégration de l'empilement de plaquettes via le soudage Cu avec la technologie CMOS Si/low-k de 65 nm. Des ensembles de plaquettes de 330 mm avec des dispositifs actifs tels que des MOSFET de 65 nm et des SRAM de 4 Mo ont été soudés face à face à l'aide de tampons en cuivre de taille variant entre 5 μm × 5 μm et 6 μm × 40 μm. Les plaquettes supérieures ont été aminci à différentes épaisseurs dans la plage de 5 à 28 μm. Des vias à travers le silicium (TSV) et une métallisation au dos ont été utilisés pour permettre des tests électriques des deux plaquettes dans la configuration empilée en Cu. Nous avons testé des transistors individuels dans le silicium aminci des paires de plaquettes soudées où l'épaisseur du silicium aminci variait de 14 à 19 μm. Tous les résultats ont montré que les transistors à canal n et p préservaient leurs caractéristiques électriques après le soudage en Cu, l'amincissement et l'intégration des TSV. Nous avons également démontré la fonctionnalité des SRAM de 65 nm empilés de 4 Mo en testant indépendamment les cellules à la fois dans la plaquette aminci et dans la plaquette inférieure. Pour le SRAM, nous avons testé une plage d'épaisseur de plaquette aminci plus large allant de 5 à 28 μm. Sur tous les échantillons testés, nous n'avons trouvé aucun impact sur les performances électriques des matrices résultant du processus d'intégration tridimensionnelle (3-D). Le SRAM empilé est une démonstration expérimentale de l'utilisation de l'intégration 3-D pour doubler efficacement la densité d'emballage des transistors pour le même encombrement plan. Les résultats présentés dans cette lettre permettent des travaux exploratoires supplémentaires dans la logique 3-D haute performance, qui tire parti des délais d'interconnexion améliorés offerts par ce schéma d'empilage de soudage en Cu intégré aux processus CMOS modernes.