As crescentes demandas computacionais das redes neurais convolucionais (CNNs), especialmente em sistemas de borda e em tempo real, levaram a uma extensa pesquisa em aceleradores de hardware energeticamente eficientes e de alto desempenho. Inovações recentes abrangem otimizações em nível de modelo, como esparsidade e compressão, bem como avanços em nível de circuito que aproveitam FPGAs, ASICs e tecnologias além do CMOS. Esta revisão examina cinco estudos representativos que exemplificam abordagens de ponta nesses domínios. Analisamos técnicas cientes da esparsidade, como poda em bloco e fluxos de dados específicos de convolução gráfica, destacamos esquemas de compressão de mapas de características em ponto flutuante que reduzem o acesso à memória externa, e exploramos arquiteturas de hardware de baixo consumo, incluindo redes neurais binarizadas (BNNs) baseadas em spintrônica e CNTFET. Além disso, discutimos mecanismos de roteamento de dados inovadores, como a rede dual de Benes, que permite a reorganização flexível e eficiente do fluxo de dados. Através de uma análise comparativa, identificamos trade-offs em precisão, custo de hardware e escalabilidade entre plataformas. Finalmente, destacamos desafios abertos e propomos direções futuras para integrar essas estratégias em aceleradores CNN de próxima geração. Este artigo visa fornecer aos pesquisadores uma compreensão coesa do cenário em rápida evolução do design de hardware eficiente para aprendizado profundo.
Jing et al. (Ter,) estudaram esta questão.