Conectando HDL y Caffe: Un camino educativo hacia el diseño de aceleradores de IA

Se presenta una tubería educativa integrada que conecta ejercicios de lenguaje de descripción de hardware (HDL) con el marco de aprendizaje profundo Caffe, permitiendo la progresión desde los fundamentos de Verilog hasta el despliegue de aceleradores de redes neuronales convolucionales en matrices de puertas programables en campo (FPGAs). Se desarrollan y verifican módulos de Verilog paramétricos y en canalizaciones para convolución, agrupamiento, activación ReLU y capas completamente conectadas utilizando vectores de prueba fijos. Mientras tanto, se define y entrena un modelo LeNet-5 en Google Colab utilizando una construcción de Caffe habilitada para AccDNN. Los pesos entrenados se exportan, cuantifican a punto fijo de ocho bits utilizando Ristretto, y se cargan en bancos de pruebas de Verilog. Se proporciona un arnés de co-simulación basado en Python para automatizar la extracción de parámetros, pruebas de regresión y comparación precisa de bits de salidas para cientos de muestras de MNIST. Todo el diseño se sintetiza en una FPGA Artix-7, alcanzando un 25% de utilización de LUT, un 50% de utilización de DSP y un 30% de utilización de RAM de bloque a 100 MHz. Se reporta una latencia de inferencia de extremo a extremo de 0.156 ms, correspondiente a un rendimiento de 6,400 imágenes por segundo. A través de la combinación de asignaciones de HDL, entrenamiento basado en Caffe, análisis de cuantificación y síntesis de FPGA, los aprendices tienen un flujo de trabajo completo para el diseño, verificación y evaluación del rendimiento de aceleradores. Un experimento controlado con 10 participantes muestra que el método propuesto es eficaz para apoyar el aprendizaje de IA.