NANDアプリケーション向けのFEFETにおける高メモリウィンドウを達成するためのトンネル誘電体層を用いた強誘電体ゲートスタックエンジニアリング

我々は、2つの強誘電体（FE）層の間にトンネル誘電体層（TDL）を導入することによって新しいゲートスタックエンジニアリング技術を実験的に示し、FEFETにおけるメモリウィンドウ（MW）を大幅に増加させることに成功した。TDLなしの基準デバイスの2.9 ~Vから、TDLを用いた8 / 3 / 8構成では7.5 ~Vに改善され、20 ~nmのNAND厚さ制限内で書き込み電圧は15 ~Vであった。また、MWにおけるFEおよびTDLの厚さの影響も探求した。