VTR 8

필드 프로그래머블 게이트 배열(FPGA) 아키텍처 개발은 다양한 응용 도메인의 상충되는 요구 사항과 변화하는 제조 공정 기술로 인해 도전적입니다. 이는 각 잠재적 아키텍처를 목표로 하기 위해 정교한 고품질 컴퓨터 지원 설계(CAD) 도구가 필요한 FPGA 아키텍처 선택을 공정하게 평가하기 어렵게 만듭니다. 이 기사에서는 이러한 설계 흐름을 제공하는 오픈 소스 Verilog to Routing(VTR) 프로젝트의 8.0 버전을 설명합니다. VTR 8은 모델링할 수 있는 FPGA 아키텍처의 범위를 확장하여 VTR이 상업적 및 제안된 FPGA 아키텍처의 많은 세부 사항을 대상으로 하고 모델링할 수 있도록 합니다. VTR 설계 흐름은 또한 새로운 CAD 알고리즘을 평가하기 위한 기준선 역할을 합니다. 따라서 CAD 알고리즘 비교 및 아키텍처 결론의 유효성을 위해 VTR이 고품질 회로 구현을 생산하는 것이 중요합니다. VTR 8은 최적화 품질(최소 라우터 채널 너비 15% 감소, 와이어 길이 41% 감소 및 중요한 경로 지연 12% 감소), 실행 시간(5.3배 빨라짐) 및 메모리 풋프린트(3.3배 감소)를 크게 개선합니다. 마지막으로, 우리는 VTR이 실행 시간과 메모리 풋프린트에 효율적이며, 고도로 조정된 아키텍처 전용 산업 도구에 비해 합리적인 품질의 회로 구현을 생성함을 보여줍니다—아키텍처 일반성, 좋은 구현 품질 및 실행 시간 효율성이 상호 배타적인 목표가 아님을 보여줍니다.