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요약 소스/드레인(S/D) 영역의 가공에서 발생하는 점 결함이 트랜지스터의 작동 메커니즘 및 궁극적인 성능을 좌우하는 많은 매개변수에 강하게 관여하고 있다는 많은 수렴된 결과들이 나타나고 있다. 이러한 영향의 한 예는 대부분, 아니면 모든 기술에서 짧은 게이트 길이에서 관찰되는 이동도 저하이다. 결함은 누설 전류와의 관련성으로 추적할 수 있다. 그들의 동역학은 활성화/비활성화 과정 및 S/D 영역의 최종 직렬 저항에 관여하고 있으며, 얇은 필름 SOI 및 나노와이어 기술과 함께 도입되는 추가 인터페이스의 역할을 밝혀준다. 현재의 기술에서 3D로 발전하고 있는 이러한 복잡한 효과는 구조적 특성화로는 매우 어렵다. 반면에, 시뮬레이션 기반 예측은 크게 향상되었다. 그러나 관련된 복잡한 프로세스 때문에 여전히 많은 매개변수의 조정을 필요로 하며, 이는 보통 모델 구성에서만 검증될 수 있다. 본 논문에서는 결함의 존재에 의해 영향을 받을 수 있는 매개변수 분석에 중점을 두고, 다양한 고급 MOS 트랜지스터 아키텍처에 대한 전기적 특성화에서 얻어진 최근 결과들을 검토하고 보완할 것이다. 심층 전기적 특성화가 점 결함의 측면 분포에 대한 강력한 실험적 지시를 제공할 수 있으며, 실제 장치를 탐지할 수 있는 장점이 있음을 보여준다. (© 2014 WILEY‐VCH Verlag GmbH & Co. KGaA, Weinheim)
Mouis et al. (Mon,)이 이 질문을 연구했다.