標準的な6T SRAMアレイにおける機械学習分類器のインメモリ計算

本論文では、計算が標準的な6T SRAMアレイで行われ、機械学習モデルが保存される機械学習分類器を提案します。周辺回路はSRAMの列を介して混合信号の弱分類器を実装し、トレーニングアルゴリズムはブースティングを通じて強力な分類器を可能にし、複数の列を組み合わせることで回路の非理想性を克服します。130nm CMOSプロセスで実装されたプロトタイプの128 × 128 SRAMアレイは、MNIST画像の十および分類を実演します（画像ピクセル特徴を28 × 28 = 784から9 × 9 = 81にダウンサンプリングした使用により、基準精度は90％です）。SRAMモード（ビットセルの読み書き）では、プロトタイプは最大300 MHzで動作し、分類モードでは50 MHzで動作し、毎サイクルで分類を生成します。離散SRAM/デジタルMACシステムと同等の精度を持つこのシステムは、1決定あたり630 pJのエネルギーで十および分類を達成し、標準のトレーニングアルゴリズムを持つ離散システムよりも113倍低く、提案されたトレーニングアルゴリズムを持つ離散システムよりも13倍低くなります。