Un sistema de E/S paralelo escalable de 0.128 a 1Tb/s 0.8 a 2.6pJ/b en CMOS de 32nm

Los sistemas de computación de alto rendimiento (HPC) demandan un escalado agresivo de la memoria y la E/S para alcanzar múltiples terabits/s de ancho de banda. Minimizar el costo, área y consumo de E/S es crucial para lograr un sistema prácticamente realizable con un ancho de banda tan grande. Para satisfacer estas necesidades, desarrollamos un sistema de E/S denso de bajo consumo de 64 carriles con un ancho de banda agregado por puerto de hasta 1Tb/s y una eficiencia de energía de 2.6pJ/hola. Desarrollamos un conector y cable de alta densidad, acoplado al lado superior del paquete que permite esta alta densidad de interconexión. Un mecanismo de conmutación de fallos en las carriles proporciona robustez en el diseño para la tolerancia a fallos. Para optimizar aún más la eficiencia energética, la tasa de datos de los carriles escala de 2 a 16Gb/s con una eficiencia de energía no lineal de 0.8 a 2.6pJ/hola, proporcionando un ancho de banda agregado escalable de 0.128 a 1Tb/s. Circuitos altamente escalables en consumo de energía como el sincronismo CMOS y el controlador TX en modo de corriente (CM) o modo de voltaje (VM) permiten la escalabilidad de 8× en ancho de banda y 3× en eficiencia energética con un escalado agresivo del voltaje de suministro (0.6 a 1.08V).