Speicherbandbreitenbeschränkungen zukünftiger Mikroprozessoren

Dieses Papier argumentiert, dass die Pin-Bandbreite eine kritische Überlegung für zukünftige Mikroprozessoren sein wird. Wir zeigen, dass viele der Techniken, die verwendet werden, um wachsende Speicherlatenzen zu tolerieren, dies auf Kosten erhöhter Bandbreitenanforderungen tun. Anhand einer Zerlegung der Ausführungszeit zeigen wir, dass bei modernen Prozessoren, die aggressive Techniken zur Toleranz von Speicherlatenzen einsetzen, die verlorenen Zyklen aufgrund unzureichender Bandbreite in der Regel die aufgrund roher Speicherlatenzen übersteigen. Angesichts der Bedeutung der Maximierung der Speicherbandbreite berechnen wir die effektive Pin-Bandbreite und schätzen dann die optimale effektive Pin-Bandbreite. Wir messen diese Größen, indem wir bestimmen, inwieweit sowohl Caches als auch Minimalverkehr-Caches Zugriffe auf die unteren Ebenen der Speicherhierarchie filtern. Wir sehen, dass es eine Lücke gibt, die mehr als zwei Größenordnungen zwischen dem gesamten von Caches generierten Speicherverkehr und den Minimalverkehr-Caches übersteigen kann - was impliziert, dass das Potential besteht, die effektive Pin-Bandbreite erheblich zu erhöhen. Wir zerlegen diese Verkehrslücke in vier Faktoren und zeigen, dass sie unterschiedlich zur Verkehrsminderung bei verschiedenen Benchmarks beitragen. Wir schließen, dass die Beschränkungen der Pin-Bandbreite kurzfristig komplexere On-Chip-Caches kosteneffektiv machen werden. Zum Beispiel könnten flexible Caches es einzelnen Anwendungen ermöglichen, aus einer Reihe von Caching-Politiken zu wählen. Langfristig prognostizieren wir, dass off-chip Zugriffe so teuer sein werden, dass der gesamte Systemspeicher auf einem oder mehreren Prozessor-Chips wohnen wird.